Bab 2: Sel Standar & Karakterisasi Fisik CMOS

Sirkuit terpadu digital modern berbasis teknologi CMOS (Complementary Metal-Oxide-Semiconductor) dibangun dari dua tipe transistor efek medan: NMOS (N-channel MOSFET) dan PMOS (P-channel MOSFET). Untuk mengabstraksikan miliaran transistor fisik ke dalam perancangan tingkat sistem, industri menggunakan pendekatan Sel Standar (Standard Cells).

Sel standar adalah blok sirkuit logika pradesain yang telah dioptimasi secara mendalam oleh insinyur mikroelektronika dari sisi Power, Performance, and Area (PPA). Perancang sistem digital memperlakukan sel-sel ini sebagai komponen siap pakai (ready-made building blocks).

2.1 Sel Dasar: Inverter CMOS

Setiap sel kombinatorial CMOS tersusun atas dua jaringan komplementer:

Jaringan Tarik-Naik (Pull-Up Network - PUN): Tersusun dari transistor PMOS yang menghubungkan simpul keluaran ke rel tegangan suplai (VDD / VPWR) saat masukan bernilai logika rendah (0).
Jaringan Tarik-Turun (Pull-Down Network - PDN): Tersusun dari transistor NMOS yang menghubungkan simpul keluaran ke rel pentanahan (VSS / VGND) saat masukan bernilai logika tinggi (1).

Gambar 2.1: Diagram skematik inverter CMOS. Transistor PMOS atas aktif ketika masukan A bernilai 0, sedangkan transistor NMOS bawah aktif ketika masukan A bernilai 1.

Pada pustaka sel standar SkyWater SKY130 High-Density (sky130_fd_sc_hd), substrat silikon bertipe-p (p-substrate), sehingga transistor PMOS harus ditempatkan di dalam sumur-n (n-well).

Gambar 2.2: Tata letak fisik (layout) GDSII sel sky130_fd_sc_hd__inv_1 dengan kekuatan kendali (drive strength) 1, memperlihatkan rel daya atas (VPWR), rel bawah (VGND), sumur-n (kotak hijau), gerbang polisilikon merah, dan kontak difusi aktif.

Variasi Kekuatan Kendali (Drive Strength)

Kapasitansi beban pada jala kabel interkoneksi bervariasi tergantung pada panjang lintasan kawat dan jumlah gerbang yang dikendalikan (fanout). Oleh karena itu, PDK menyediakan varian sel dengan drive strength yang berbeda (misalnya: inv_1, inv_2, inv_4, inv_6, inv_8, inv_12, hingga inv_16).

Gambar 2.3: Tata letak fisik GDSII sel sky130_fd_sc_hd__inv_6 dengan drive strength 6. Sel ini memparalelkan 6 pasang transistor NMOS dan PMOS (total 12 transistor) untuk menurunkan resistansi internal kanal dan meningkatkan laju pengisian muatan beban kapasitif.

2.2 Gerbang Universal NAND

Gerbang NAND 2-masukan adalah gerbang universal. Seluruh fungsi logika Boolean dan elemen penyimpan memori (latches dan flip-flops) dapat dibangun secara eksklusif hanya dari gerbang NAND.

Keluaran bernilai 0 hanya jika kedua masukan bernilai 1.
Oleh karena itu, jaringan tarik-turun (NMOS) membutuhkan dua transistor yang disusun secara seri.
Jaringan tarik-naik (PMOS) membutuhkan dua transistor yang disusun secara paralel.

Gambar 2.4: Diagram skematik gerbang NAND 2-masukan. Transistor NMOS tersusun seri menuju ground, dan transistor PMOS tersusun paralel menuju suplai daya.

Gambar 2.5: Tata letak fisik sel sky130_fd_sc_hd__nand2_1. Lebar sel adalah 3 unit grid (1.380 $µm$) dengan tinggi baku 2.720 $µm$.

2.3 Gerbang Majemuk (Compound Gate) AOI21

Daripada menyusun gerbang AND terpisah yang dihubungkan ke gerbang NOR (yang memerlukan banyak tahapan transistor dan keterlambatan propagasi tinggi), teknologi CMOS memungkinkan pembentukan Gerbang Majemuk (Complex / Compound Gate) seperti AOI21 (AND-OR-Invert).

Fungsi Boolean AOI21 didefinisikan sebagai: Y = !((A1 · A2) + B1)

Gambar 2.6: Skematik gerbang komposit AOI21. Transistor NMOS pada cabang $A_1$ dan $A_2$ disusun seri, kemudian diparalelkan dengan cabang $B_1$. Pada jaringan PMOS, cabang-cabang tersebut diinversikan secara dualitas topologis.

2.4 Elemen Sekuensial: D Flip-Flop (DFF)

Elemen sekuensial paling esensial dalam mikroprosesor dan sirkuit digital sinkron adalah D Flip-Flop dipicu-tepi (edge-triggered D-Flip-Flop). Pada sel sky130_fd_sc_hd__dfxtp_1, DFF dibangun dari struktur master-slave menggunakan gerbang transmisi (transmission gates) dan inverter umpan balik.

Gambar 2.7: Tata letak fisik GDSII sel sky130_fd_sc_hd__dfxtp_1. Merupakan salah satu sel standar paling padat dan kompleks, membutuhkan luas lateral yang signifikan untuk mengimplementasikan kait master dan slave.

2.5 Lima Format Representasi Sel Standar

Agar dapat diproses oleh beragam tahapan perangkat lunak EDA, setiap sel standar dalam PDK didefinisikan dalam lima format representasi komplementer:

Format Berkas	Nama Lengkap	Fungsi Utama dalam Alur EDA
GDSII (`.gds`)	Graphic Data System II	Berkas biner geometri fisik poligon lengkap seluruh lapisan (layers) silikon, difusi, polisilikon, via, dan logam untuk pencetakan fotomask di pabrik.
LEF (`.lef`)	Library Exchange Format	Representasi abstrak yang hanya memuat batas dimensi sel (bounding box), grid penempatan, dan lokasi pin logam. Interior sel disembunyikan untuk menjaga kekayaan intelektual (IP) dan mempercepat kerja algoritma perute (router).
Liberty (`.lib`)	Synopsys Liberty Timing File	Tabel lookup non-linear (NLDM) untuk analisis waktu tunda propagasi (delay), transisi sinyal (slew), konsumsi daya statis (leakage), dan daya dinamis kapasitif.
Verilog (`.v`)	Verilog Behavioral / Gate Model	Model fungsional diskret untuk simulasi logika digital murni dan simulasi tingkat gerbang (gate-level netlist simulation).
SPICE (`.spice`)	SPICE Transistor Netlist	Model rangkaian sirkuit analog terperinci mencakup dimensi transistor ($W/L$) serta parasitik resistansi dan kapasitansi untuk verifikasi transien presisi tinggi.

2.6 Penataan Sel dalam Baris (Standard Cell Rows)

Dalam tata letak terintegrasi, sel standar ditempatkan secara teratur di dalam baris-baris horizontal (rows):

Tinggi Sel Baku: Pada pustaka SkyWater 130nm High-Density, tinggi sel seragam sebesar 2.720 $µm$.
Lebar Sel Modular: Lebar setiap sel bervariasi, namun selalu merupakan kelipatan bulat dari unit grid penempatan horizontal, yaitu 0.460 $µm$.
Pemanfaatan Rel Daya Bersama (Shared Power Rails): Baris sel standar disusun secara berselang-seling orientasinya (baris normal dan baris terbalik/flipped). Dengan orientasi cermin ini, dua baris yang berdampingan dapat berbagi satu rel VDD atau satu rel VSS, menghemat area silikon secara substansial.

Gambar 2.8: Visualisasi dua baris sel standar yang saling berhadapan. Rel daya horizontal VPWR dan VGND dimanfaatkan bersama pada batas persinggungan baris untuk efisiensi ruang fisik die.

2.7 Karakterisasi & Simulasi SPICE

Sebelum dikompilasi ke dalam berkas Liberty (.lib), perilaku dinamis sel standar dikarakterisasi menggunakan simulator sirkuit analog SPICE (seperti ngspice).

Gambar 2.9: Respon transien inverter CMOS hasil simulasi SPICE, memperlihatkan tegangan keluaran yang jatuh ketika tegangan masukan naik melampaui tegangan ambang (Vth).